2 模数转换器

2.1 ADC架构I：Flash转换器

2.1.1 比较器：1位ADC

转换开关是 1 位 DAC，而比较器是 1 位 ADC，如图所示。如果输入超过阈值，输出即会具有一个逻辑值，而输入低于阈值时输出又会有另一个值。此外，所有 ADC 架构都会使用至少一个某种类型的比较器

图片来源于《ADC和DAC的基本架构》

最常见的比较器与运算放大器存在一些相似之处， 如使用差分晶体管对或 FET 作为其输入级，但与运算放大器不同的是，比较器并不使用外部负反馈，且其输出为指示两个输入中哪个电位较高的逻辑电平。运算放大器并非设计用作比较器；一旦过驱，运算放大器可能发生饱和，并恢复速度缓慢

AM685 ECL(发射极耦合逻辑)锁存比较器的典型结构，如图所示：

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输入级前置放大器驱动一个交叉耦合锁存器。当锁存器被激活时，锁存器将输出锁定于其此时所处的逻辑状态。因而，锁存器执行的是保持功能，使短输入信号可检测到并保留供进一步处理。由于锁存器直接运行于输入级上，所以信号不会被进一步延迟——可以捕获并保留仅宽几纳秒的信号。与无锁存比较器相比，锁存比较器对局部反馈导致的不稳定性的敏感度不高

“亚稳态”：比较器把较小的差分输入分辨至有效输出逻辑电平中时，偶尔存在的不稳定性，指比较器在阈值下、在短时间内保持平衡的能力。亚稳态问题如图所示：

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2.1.2 Flash转换器

Flash ADC(有时称为“并行”ADC)是速度最快的 ADC，其中使用数个比较器。一个 N位 flash ADC 包括 2N 个电阻和 2N–1 个比较器，具体排列方式如图所示。每个比较器均从电阻串获得基准电压，且每个基准电压要比链中的下一个基准电压大 1 LSB。对于给定输入电压， 低于某个点的所有比较器都将出现输入电压高于基准电压且逻辑输出为“1”，而高于该点的所有比较器则都将出现基准电压高于输入电压且逻辑输出为“0”。因此，2N–1 个比较器输出在行为上类似于水银温度计，而该点的输出码有时称为“温度计”码。由于 2N–1 个数据输出并不便于实际应用，因此需要经过解码器处理来产生 N位二进制输出

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flash 转换器仍旧是给定 IC 工艺所能制造的最快 ADC 架构。不过，功耗和电路板空间考虑因素常常导致分辨率限制为 6 或 8 位。商用砷化镓型 flash 转换器的采样速率可超过1GHz，但是成本和功耗使得其很难被广泛应用。而凭借“流水线”架构，则能够以较低采样速率（最高位数百 MSPS）实现分辨率更高、功耗和成本更低的 ADC

2.2 ADC架构II：逐次逼近型ADC

基本逐次逼近型 ADC 如图所示。该器件根据命令执行转换。为了处理交流信号，SAR ADC 必须具有输入采样保持(SHA)功能来实现在转换周期期间保持信号不变

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2.2.1 SAR ADC时序

典型 SAR ADC 的基本时序图如图所示。转换结束通常是通过转换结束(EOC)、数据就绪(DRDY)或繁忙信号(实际上，空闲信号表示转换结束)来表示。对于不同的 SAR ADC，此信号的极性和名称可能会有所不同，但基本概念是相同的。在转换间隔开始时，信号变为高电平(或低电平)并保持该状态，直到转换完成为止，然后信号变为低电平(或高电平)。下降沿通常表示有效的输出数据，但应当仔细查看数据手册；有些 ADC 中可能需要额外延迟，输出数据才有效

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简单的 3 位电容 DAC 如图所示：

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2.2.2 现代SAR ADC

AD7641 是一款 18 位、2MSPS、全差分 ADC，采用 2.5V 单电源供电，如图所示。该器件内置一个18 位高速采样 ADC、一个内部转换时钟、纠错电路、一个内部基准电压源以及串行和并行系统接口

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SAR ADC 架构是一种完善、有效且易于理解的架构，非常适合现代细线 CMOS 工艺。该架构没有“流水线”延迟，因此非常适合单发和多路复用数据采集应用。CMOS 工艺允许添加各种各样的数字功能，如自动通道时序控制和自动校准等。此外，许多 SAR ADC拥有片上温度传感器和基准电压源。虽然 SAR ADC 源自 16 世纪的数学谜团，但是其仍然是现代多通道数据采集系统所青睐的转换器

2.3 ADC架构III：Σ-Δ 型ADC基础

2.3.1 Σ-Δ 型ADC基础

Σ-Δ 型 ADC 包含非常简单的模拟电子电路(一个比较器、一个基准电压源、一个开关以及一个或以上的积分器与模拟求和电路)和相当复杂的数字运算电路。这个数字电路由一个用作滤波器(通常但不总是低通滤波器)的数字信号处理器(DSP)组成

如果选用一个 1 位 ADC(一个比较器)并以一个积分器的输出来驱动该比较器，然后将该 ADC 输出馈入一个 1 位 DAC 并将 1 位 DAC 的输出与输入信号的加和馈入积分器，便可得到一阶Σ-Δ 型调制器，如图所示：

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Σ-Δ 型 ADC 也可以视作一个后接计数器的同步电压频率转换器。如果对足够多样本的输出数据流中“1”的数量进行计数，则计数器输出将能代表输入的数字值。很显然，这种求平均的方法仅对直流或变化非常慢的输入信号有效。此外，为了实现 N 位有效分辨率，必须计数 2N 个时钟周期，这将严重限制有效采样速率

2.3.2 Σ-Δ 型 ADC 的频域分析和噪声整形

简单的Σ-Δ 型调制器模型，如图所示：

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二阶Σ-Δ 型调制器的框图如图所示：

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2.4 ADC架构IV：Σ-Δ 型ADC高级概念和应用

2.4.1 多位Σ-Δ 转换器

图中的功能框图显示了一个使用 n 位 Flash ADC 和 n 位 DAC 的多位Σ-Δ 型 ADC。对于给定的过采样比和环路滤波器阶数，这种架构显然能提供更高的动态范围。由于可以使用二阶环路，因此也更容易实现稳定。空闲模式更具随机性，因此干扰音影响更小

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2.4.2 多级噪声整形(MASH) Σ-Δ 转换器

将稳定的一阶环路级联起来，称为多级噪声整形(MASH)。图中显示了一个三级 MASH ADC 的框图。从第一个 DAC 输出中减去第一个积分器的输出，产生第一级量化噪声 Q1。然后，第二级对 Q1 进行量化。从第二个 DAC 输出中减去第二个积分器的输出，产生第二级量化噪声，进而由第三级进行量化

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2.4.3 带通 Σ-Δ 转换器

用带通滤波器(BPF)代替Σ-Δ型 ADC 中的积分器，如图所示，量化噪声频率便会上下移动，从而在通带内留出一个几乎无噪声的区域。如果接着将数字滤波器的通带设置在此区域内，便得到具有带通而非低通特性的Σ-Δ 型 ADC

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2.5 ADC架构V：流水线式分级ADC

2.5.1 基本分级ADC架构

分级架构的框图如图所示，其中显示了一个6 位、二级 ADC

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2.5.2 流水线式分级ADC提高速度

如图所示的流水线式架构是数字校正分级架构， 其中每一级在一半采样时钟周期内处理数据，然后在下半个周期前将残余输出传递至流水线内的下一级

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2.5.3 循环分级流水线式ADC

流水线式 7 位、9 MSPS 循环 ADC 架构如图所示：

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2.5.4 用于宽带通信的流水线式ADC

适合通信应用的宽动态范围(高 SFDR)ADC，突破性产品 12 位、41 MSPS ADC AD9042功能框图如图所示：

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AD9042 使用由 6 位 MSB ADC/DAC 后跟 7 位 LSB ADC 组成的纠错分级架构，并在第二级使用一位纠错。AD9042 在 41MSPS 采样速率下、奈奎斯特带宽上具有 80dB SFDR 性能。该器件使用高速互补双极性工艺制造，采用+5V 单电源供电，功耗为 600mW

2.6 ADC架构VI：折叠型ADC

“折叠”架构是各种串行或每级一位架构中的一种。有多种架构可以使用每位一级技术来执行模数转换，基本原理如图所示。每级一位、无误差校正机制的多级流水线式分级 ADC 基本上就是一个每级一位转换器

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2.6.1 二进制和折叠型每级一位(串行 )ADC

如图所示为用于执行单个二进制位转换的基本级，它由一个 2 倍增益放大器、一个比较器和一个 1 位 DAC(转换开关)组成

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下图所示为一个简化的 3 位串行二进制每级一位 ADC

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如图显示了基本折叠级的功能框图及其传递函数：

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2.7 ADC架构VII：计数ADC

2.7.1 A. H. REEVES 的 5 位计数 ADC

5 位计数 ADC的简化框图，如图所示：

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计数 ADC 技术的基本原理是利用一个采样脉冲对模拟信号进行采样， 然后设置一个 R/S触发器，同时启动一个受控斜坡电压。该斜坡电压与输入进行比较，当二者相等时，就会产生一个脉冲以复位 R/S 触发器。触发器的输出是一个脉冲，其宽度与采样时刻的模拟信号成正比。该脉宽调制(PWM)脉冲控制一个选通振荡器，选通振荡器输出的脉冲数量代表模拟信号的量化值，通过一个计数器很容易将该脉冲串转换成一个二进制字。Reeves 的系统使用 600kHz 的主时钟，100:1 分频器产生 6kHz 的采样脉冲。该系统采用5 位计数器， 因而采样脉冲之间的 100 个脉冲中的 31 个脉冲代表一个满量程信号。 显然，可以将该计数扩展到更高的分辨率

2.7.2 电荷耗尽型 ADC

电荷耗尽 ADC 架构如图所示，它首先对模拟输入进行采样，将电压储存在一个固定电容中。然后用一个恒定电流源给该电容放电，并用一个计数器测量完成放电所需的时间

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2.7.3 斜坡上升型 ADC

斜坡上升架构如图所示，斜坡发生器在转换周期开始时启动。然后，计数器测量斜坡电压上升到模拟输入电压所需的时间

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斜坡上升型 ADC 的精度取决于斜坡发生器(或 DAC)和振荡器的精度。为了处理交流信号，必须使用采样保持器，使得模拟输入在转换周期内保持不变

2.7.4 跟踪型 ADC

跟踪型 ADC 架构如图所示，它将实际的输入信号与重构的输入信号进行持续比较。升降计数器由比较器输出控制。如果模拟输入超过 DAC 输出，则计数器升高，直到二者相等。如果 DAC 输出超过模拟输入，则计数器降低，直到二者相等。显然，如果模拟输入缓慢变化，计数器将随之变化，使数字输出始终会非常接近其正确值。但如果模拟输入突然发生大幅度变化， 则需要经过数百或数千个时钟周期后， 输出才会再次有效。因此，跟踪型 ADC 对慢速变化的信号响应迅速，但对快速变化的信号则响应缓慢

图片来源于《ADC和DAC的基本架构》

2.8 ADC架构VIII：积分ADC

2.8.1 多斜率 ADC

双斜率”ADC 架构,简单示意图如图所示：

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2.9 电压频率转换器

电压频率转换器(VFC)是一种振荡器，其频率与控制电压成线性比例关系。VFC/计数器ADC 采用单芯片，无失码，可对噪声积分，功耗极低。常见的 VFC 架构有两种：电流导引多谐振荡器 VFC 和电荷平衡 VFC。电荷平衡 VFC 可采用异步或同步(时钟控制)形式。VFO(可变频率振荡器)架构种类更多，包括无处不在的 555 计时器，但 VFC 的主要特性是线性度——而极少 VFO 具有高线性度

电流导引多谐振荡器 VFC 其实是电流频率转换器而非 VFC， 但如图所示， 实际电路的输入端总是包含电压电流转换器。工作原理很简单：电流使电容放电，直至达到阈值，当电容端子反转时，半周期重复进行。电容两端的波形是线性三角波，但任一端子相对于地的波形都更复杂，如图所示：

图片来源于《ADC和DAC的基本架构》

ADI 公司为仪器仪表、工业和自动化市场提供各种电压频率转换器(VFC)，包括 AD537、AD650、AD652、AD654 和 ADVFC32。这些器件非常适合模数转换(ADC)、长期积分、线性频率调制和解调以及频率电压转换应用。ADI 公司 VFC 系列产品 AD7740、AD7741和 AD7742 都是基于Σ-Δ 技术的同步 VFC，采用小型封装，以低成本提供高线性度

致谢ADI智库出品《ADC和DAC的基本架构》

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